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型號 產品描述 RoHS 操作
Assura Physical Verification 設計規則檢測與版圖和邏輯設計一致性檢測,為SoC設計提供高良率的定制IP。 立即詢價
Cadence Chip Optimizer 使用基于3D空間的方法進行建模、分析并優化版圖,使其滿足電氣約束,制造規則等等。 立即詢價
Cadence CMP Predictor 通過基于模型的CMP熱點識別與面向CMP的RC抽取,增強設計性能與良率。 立即詢價
Cadence Litho Electrical Analyzer 根據真實光刻輪廓線來抽取器件和連線的電氣參數。分析并且修復由于系統性變量產生的時序和漏電流熱點。 立即詢價
Cadence Litho Physical Analyzer 識別并修正光刻圖形的熱點。使用基于模型的技術快速并且準確地預測芯片的光刻輪廓,改進參數良率和芯片性能... 立即詢價
Cadence Low-Power Methodology Kit 將低功耗技術流程組成一個有機的系統,并優化其具體應用于。從而通過完整的前端到后端方法學,最佳的實踐,... 立即詢價
Cadence Physical Verification System 在一種解決方案中提供從前端到后端設計,實現并且簽收的整個流程。加快設計規則檢測和版圖與邏輯設計一致性... 立即詢價
Cadence QRC Extraction 快速并且準確的對整個芯片進行抽取和分析。加速時序收斂并實現高質量的芯片。 立即詢價
Encounter Digital Implementation System 無論是針對giga-gate/GHz、低功耗還是混合信號設計,無論是主流工藝節點還是先進工藝節點,都提供一個完整... 立即詢價
Encounter Library Characterizer 自動生成最新建模格式的庫,加速表征和重新定性。 立即詢價
Encounter Power System 在整個設計與實現流程中提供了一致的、收斂的功耗與電源軌道完整性分析——跨越布圖規劃、電源規劃、物理實現... 立即詢價
Encounter Timing System Serves both front-end logic designers looking for high-quality static timing analysis and ease of us... 立即詢價
First Encounter Design Exploration and Prototyping 支持快速的全芯片虛擬原型,從而在設計周期的開始就能準確獲得下游物理或者電學影響,同時對于大規模高速的... 立即詢價
NanoRoute Advanced Digital Router 支持對時序、面積、功耗、信號完整性和可制造性約束的布線收斂,同時在速度和容量上全力支持giga-gate/GHz... 立即詢價
SoC Encounter RTL-to-GDSII System 整合了RTL綜合、芯片虛擬原型、自動布局綜合、時鐘樹綜合、可制造性設計與良率設計、低功耗和混合信號設計... 立即詢價
Virtuoso Digital Implementation 針對電路驅動的混合信號設計,其中一小模塊數字實現,提供一個完整的綜合,布局布線的系統工具。 立即詢價
VoltageStorm Power Verification 自動分析并優化去耦電容的大小和位置,降低動態電壓降。 立即詢價
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